Микросхемы: 74181, 74AS181, 74F181, 74LS181, 74S181.
Поиск по сайту
74181
Описание
Микросхема 74181 содержит арифметическо-логическое устройство (АЛУ), с помощью которого можно выполнить 16 логических и 16 арифметических операций над 4-разрядными операндами.
Работа схемы
Операнды А и В поступают на соответствующие входы микросхемы 74181 (активный уровень напряжения — низкий). Род работы АЛУ выбирается с помощью входа М (режим работы): логические операции выполняются при подаче на вход М напряжения высокого уровня, а арифметические — при подаче напряжения низкого уровня. Затем согласно таблице по коду на входах SO — S4 выбирается необходимая для выполнения функция, а результат получают на выходах F0 — F3 (активный уровень напряжения — низкий).
Микросхему 74181 можно расширить на nх8 бит, если подключить к ней 74182 (устройство переноса) и дополнительную схему 74181.
Микросхема 74181 используется также в качестве компаратора. Если операнды одинаковы, то на выходе А = В формируется напряжение высокого уровня (выход с открытым коллектором).
Возможна работа микросхемы 74181 с негативной (отрицательной) логикой при соответствующем пояснении расположения выводов на схеме.
Применение
Вычислительный блок для арифметических или логических операций (процессор).
Производится следующая номенклатура микросхем: 74181, 74AS181, 74F181, 74LS181, 74S181.
| Тип микросхемы | 74181 | 74AS181 | 74F181 | 74LS181 | 74S181 |
|---|---|---|---|---|---|
| Стандартное время выполнения операции сложения, нс | 24 | 5 | 7 | 24 | 11 |
| Ток потребления, мА | 91 | 135 | 43 | 20 | 120 |
| Код функции | Активный уровень низкий | Активный уровень высокий | |||||
|---|---|---|---|---|---|---|---|
| S0 | S1 | S2 | S3 | Арифметические (M = L, Cn = L) | Логические (M = H) | Арифметические (M = L, Cn = L) | Логические (M = H) |
| 0 | 0 | 0 | 0 | А минус 1 | А | А | А |
| 1 | 0 | 0 | 0 | АВ минус 1 | АВ | А+В | А+В |
| 0 | 1 | 0 | 0 | АВ минус 1 | A + B | A + B | AB |
| 1 | 1 | 0 | 0 | Минус 1 (доп. до 2) | Логич. 1 | Минус 1 (доп. до 2 | AB |
| 0 | 0 | 1 | 0 | А плюс (А + В | А + В | А плюс АВ | АВ |
| 1 | 0 | 1 | 0 | А плюс (А + В | В | АВ плюс (А + В) | В |
| 0 | 1 | 1 | 0 | А минус В минус 1 | А
В |
А минус В минус 1 | А
В |
| 1 | 1 | 1 | 0 | А + В | А + В | АВ минус 1 | АВ |
| 0 | 0 | 0 | 1 | А плюс (А + В) | АВ | А плюс АВ | А + В |
| 1 | 0 | 0 | 1 | А плюс В | АВ |
А плюс В | АВ |
| 0 | 1 | 0 | 1 | АВ плюс (А + В) | В | АВ плюс (А + В) | В |
| 1 | 1 | 0 | 1 | А + В | А + В | АВ минус 1 | АВ |
| 0 | 0 | 1 | 1 | А плюс А(2хА) | Логич. 0 | А плюс А(2хА) | Логич. 1 |
| 1 | 0 | 1 | 1 | А плюс АВ | АВ | А плюс (А + В) | А + В |
| 0 | 1 | 1 | 1 | А плюс АВ | АВ | А плюс (А + В) | А + В |
| 1 | 1 | 1 | 1 | А | А | А минус 1 | А |